阻塞语句：顺序执行；右式计算结束之后立刻更新左式，然后接着下一语句的更新（前面的语句没有赋值完毕的话，下一个语句就无法执行，就像是被阻塞了一样，堵车了，所以称之为阻塞语句）。

符号表示为 “=”。

适用于连续赋值语句 assign 。

适用于组合逻辑电路。

 Veriog代码：（电路实现只需要一个 DFF ）

always @( posedge clk )begin    b=a;    c=b;end

 

非阻塞语句：并行执行；赋值语句开始时，同时计算右式，赋值语句结束时，同时更新左式。

符号表示为 “<=”。

适用于过程赋值语句 always 。

适用于时序逻辑电路。

Veriog代码：（电路实现需要两个 DFF ）

always @( posedge clk )begin    b<=a;    c<=b;end